Intel: QoS для кэш-памяти будущих процессоров
24.05.2007 [18:21], Александр Харьковский
По мере роста количества ядер на чипе разработчикам приходится решать проблему эффективной организации растущих объемов кэш-памяти. В ходе очередного форума по микропроцессорам Intel предложила для рационального разделения ресурсов памяти между несколькими ядрами использовать дополнительные регистры, отображающие приоритет задачи, к которой относятся те или иные команды. Идея напоминает уже реализованный в сетевом оборудовании стандарт определения приоритетов передаваемой информации QoS.
http://www.3dnews.ru/_imgdata/img/2007/05/24/49288.jpg
Помимо этого, Intel намерена добавить в будущие чипы еще один, четвертый уровень кэш-памяти, который планируется разместить либо на одной подложке с процессором, либо на отдельной, стекированной в одном корпусе с основной. Пока что речь не идет о внедрении предлагаемых нововведений в какие-либо уже намеченные к производству чипы, а для настольных процессоров перспектива использования подобных технологий в обозримом будущем и вовсе не просматривается. На сегодняшний день ввод QoS для эффективного совместного использования кэш-памяти – скорее концепция, связываемая с развитием проекта Terascale.
http://www.3dnews.ru/_imgdata/img/2007/05/24/49289.gif
Предполагается, что определение приоритетов приложений сможет выполняться как со стороны операционной системы, так и со стороны пользователя. В качестве примера приводится уже реализованная в системах Microsoft Windows возможность назначения приоритета выполняемым процессам или определения их как фоновых. Обеспечение QoS на уровне кэша процессора позволит расширить поддержку подобных функций на аппаратный уровень. В целом же, по мнению Intel, вероятным направлением дальнейшего развития процессоров может стать развитие на базе нынешних технологий программных виртуальных машин новой концепции – архитектуры виртуальных аппаратных платформ, включающих функции ввода-вывода и прочие. Разработчики считают, что это будет необходимо для успеха будущих разработок класса Terascale.
Инструкции SSE4 ускорят соединение CPU-GPU
25.05.2007 [09:54], Александр Харьковский
Основной архитектор процессора Penryn, Стивен Фишер (Stephen Fischer), рассказывая об одном из наиболее значительных среди появившихся в этом чипе нововведений, наборе инструкций SSE4, заявил, что это усовершенствование позволит ускорить производительность чтения буфера между центральным и графическим процессором приблизительно в восемь раз. Фишер отметил, что высокоприоритетное соединение заменит обычные схемы с применением кэширования и «откроет двери в новое пространство взаимодействия между CPU и GPU».
Присутствовавший на этом же мероприятии Кевин Кривелл (Kevin Krewell) из NVIDIA отозвался о появлении SSE4 как о благоприятном факторе для производителей дискретных графических решений, который позволит улучшить интерфейс между CPU и GPU. А те аналитики, которые выстраивают теории о планах Intel по завоеванию господства на рынке GPU, срочно обновляют свои логические построения новой информацией.
©_3dnews.ru